Acceso a DDR mediante el Puerto de Alto Rendimiento S_AXI_HP0 en Zynq
Este artículo describe cómo utilizar un puerto AXI-Full Masteer para acceder a la memoria DDR del Processing System (PS) en un SoC Zynq a través de la interfaz de alto rendimiento S_AXI_HP0. El diseño lógico en la Programmable Logic (PL) captura los pulsos de un botón, escribe un bloque de datos consecutivos en la memoria y genera una interrupc ...
Publicado el 10-21 09:23
Uso práctico de OpenSTA para verificación de temporización en circuitos digitales
¿Qué es OpenSTA?
OpenSTA es una herramienta de análisis de temporización estática a nivel de compuertas que procesa los formatos estándar de la industria para verificar la corrección temporal de un diseño digital. Puede funcionar como aplicación independiente o integrarse como motor de temporización dentro de otros entornos EDA gracias a su arq ...
Publicado el 9-29 09:58
Diseño de una CPU RISC de 32 bits de un Ciclo con Xilinx ISE y Verilog
Este artículo explora cómo diseñar y simular una CPU RISC de 32 bits de un solo ciclo utilizando Xilinx ISE y el languaje de descripción de hardware Verilog.
1.1 Entroducción
El diseño de procesadores es fundamental para avanzar en tecnologías de hardware. Este artículo se centra en la CPU RISC de 32 bits, destacada por su simplicidad y facilid ...
Publicado el 9-14 07:44
Conservar Lógica Durante la Síntesis con Synplify
Al emplear Synplify para la síntesis lógica, la herramienta aplica optimizaciones automáticas al diseño. Si bien esto puede ser beneficioso, también presenta desafíos, especialmente al necesitar depurar señales internas usando herramientas como Chipscope. En tales casos, es común observar que los nombres de las señales se modifican o, peor aún, ...
Publicado el 8-21 00:12
Implementación de cálculo CRC para sensores DS18B20 mediante lógica de hardware en Verilog
El cálculo de redundancia cíclica (CRC) es fundamental para garantizar la integridad de los datos en protocolos de comunicación serie como el 1-Wire, utilizado por los sensores DS18B20 y DS18B22. Aunque habitualmente se explica este proceso mediante implementaciones en lenguaje C, es posible comprender profundamente su funcionamiento analizando ...
Publicado el 7-22 22:10
Protocolo MDIO para Interfaces Ethernet en FPGA
El bus MDIO (Management Data Input/Output) es una interfaz serie definida en el estándar IEEE 802.3, utilizada específicamente para la configuración y gestión de los transceptores PHY (Physical Layer) en redes Ethernet. Esta interfaz permite a un controlador MAC (Media Access Control) leer y escribir registros itnernos de los dispositivos PHY c ...
Publicado el 7-20 20:59
Macro Parametrada de Xilinx (XPM) xpm_cdc_pulse para Transferencia de Señales entre Dominios de Reloj
En Verilog, xpm_cdc_pulse es un módulo de cruce de dominio de reloj (CDC) dentro de las macros paramétricas de Xilinx (XPM), diseñado específicamente para la transferencia segura de señales de pulso de un solo ciclo entre diferentes dominios de reloj.
Introducción Técnica
La macro xpm_cdc_pulse garantiza que cada pulso de un solo ciclo en el do ...
Publicado el 6-23 05:38
Estrategias de Optimización para Transferencias de 32 Bits en Bus AXI de 64 Bits
Representación de Transacciones AXI para Escrituras de 32 Bits en un Bus de 64 Bits
En el diseño de sistemas en chip (SoC), manejar la discrepancia de anchos de bus es un desafío frecuente. Cuando se realizan operaciones de escritura de 32 bits a través de un bus AMBA AXI de 64 bits, es crucial comprender cómo se mapean los parámetros de la tra ...
Publicado el 6-21 04:41
Utilización de la Duplicación de Lógica en Verilog para Optimización y Diseño Modular
La duplicación de lógica es una técnica fundamental en el diseño de FPGAs que se aplica en diversas situaciones para mejorar el rendimiento y la eficiencia. Se presenta principalmente en dos escenarios: la necesidad de aumentar la capacidad de fan-out de una señal y la simplificación de tareas repetitivas en el diseño.
Optimización de Señales ...
Publicado el 6-10 20:20